下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule 选项: A:D触发器 B:T触发器 C:RAM D:寄存器 触发器 寄存器 发布时间:2024-05-12 11:37:03