在VerilogHDL语言中,下列说法正确的是() 选项:A:在assign语句中赋值的变量要定义为wireB:在always块中赋值的变量要定义为regC:reg变量一定被综合为寄存器D:always块只能用于描述时序逻辑 赋值 综合 寄存器 发布时间:2024-06-22 23:47:30