参考ASIC的设计流程，判断如下FPGA硬件开发的陈述是否正确。FPGA的RTL代码需要满足可综合风格。FPGA设计过程中不需要考虑所使用芯片的逻辑资源。FPGA不需要做时序约束。FPGA不需要检查建立时间和保持时间。FPGA设计需要考虑亚稳态的同步问题。FPGA设计流程中含逻辑综合、实现、下载等流程。通常在设计过程中，诸如存储器、运算单元等可调用FPGA的IP核。PYNQ开发板中，Python程序运行在FPGA的PL部分。FPGA的bit文件可以在不同FPGA开发板之间随意迁移。FPGA完成bit文件下载后，需要使用片内逻辑分析仪来完成debug。