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用上升沿触发的触发器构成异步四位二进制减法计数器,高位的时钟信号应接前一触发器输出的( ).
A:Q
B:Q非
C:低电平
D:高电平
二进制
触发器
计数器
发布时间:
2024-06-20 15:52:26
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1.
由上升沿 D 触发器构成异步二进制减法计数器时,最低位触发器 CP 端接时钟脉冲,其他各触发器 CP 端应接( )选项: A:相邻低位触发器 Q 端 B:相邻低位触发器端Q非端 C:相邻高位触发器端Q 端 D:相邻高位触发器 Q非端
2.
用T’触发器构成异步二进制加/减法计数器的各级时钟选取规则描述正确的是 。 选项: A、若为下边沿T’触发器,将前级电路的输出
做本级的时钟信号,则可构成异步二进制加法计数器 B、若为上边沿T’触发器,将前级电路的输出
做本级的时钟信号,则可构成异步二进制减法计数器 C、若为下边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器 D、若为上边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器
3.
用T’触发器构成异步二进制加/减法计数器的各级时钟选取规则描述正确的是 。 选项: A、若为下边沿T’触发器,将前级电路的输出
做本级的时钟信号,则可构成异步二进制加法计数器 B、若为上边沿T’触发器,将前级电路的输出
做本级的时钟信号,则可构成异步二进制减法计数器 C、若为下边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器 D、若为上边沿T’触发器,将前级电路的输出Q做本级的时钟信号,则可构成异步二进制加法计数器
4.
D触发器的时钟触发信号为( ) 选项: A、时钟低电平 B、时钟上升沿 C、时钟高电平 D、时钟下降沿
5.
下面对电路的描述正确的是A.这是一个上升沿触发的D触发器,异步置位复位端低电平有效B.这是一个上升沿触发的RS触发器,异步置位复位端低电平有效C.这是一个上升沿触发的D触发器,异步置位复位端高电平有效D.这是一个主从结构的D触发器,异步置位复位端高电平有效
6.
由上升沿D触发器组成异步二进制减法计数器时,最低位触发器的CP端接计数器脉冲,其它各触发器CP接( )A、相邻低位触发器的Q端B、相邻低位触发器的Q’端C、相邻高位触发器的Q端D、相邻高位触发器的Q’端
7.
脉冲触发的触发器,触发器输出状态的变化发生在CP信号为( )的时候。选项: A:上升沿; B:高电平; C:下降沿; D:低电平
8.
语句组“ PROCESS(CLK) IS ...END PROCESS”的作用( )选项: A:当上升沿来到且复位信号等于低电平时,触发器被复位,否则触发器输出D B:当下降沿来到且复位信号等于高电平时,触发器被复位,否则触发器输出D C:当上升沿来到且有置位信号等于低电平时,触发器被置位,否则触发器输出D D:当下降沿来到且有置位信号等于高电平时,触发器被置位,否则触发器输出D
9.
【单选题】下面对电路的描述正确的是 A. 这是一个上升沿触发的 D 触发器,异步置位复位端低电平有效 B. 这是一个上升沿触发的 RS 触发器,异步置位复位端低电平有效 C. 这是一个上升沿触发的 D 触发器,异步置位复位端高电平有效 D. 这是一个主从结构的 D 触发器,异步置位复位端高电平有效
10.
集成触发器常用的逻辑符号中要注意异步清零端(以及异步置位端)是低电平有效还是 有效;时钟端是电平触发还是 (电平触发是低电平有效还是高电平; 是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级 !
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