如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是 . module FF(Q, Data, CP,nCR)input Data, CP, nCR;output reg Q; always @ (posedge CP or negedge nCR) begin if (!nCR) Q <= 0; else Q <= Data; endendmodule
选项：

A:该触发器对CP信号的高电平敏感，nCR为高电平有效的异步清零端。;
B:该触发器对CP信号的低电平敏感，nCR为高电平有效的异步清零端。;
C:该触发器对CP信号的上升沿敏感，nCR为低电平有效的异步清零端。;
D:该触发器对CP信号的下降沿敏感，nCR为低电平有效的异步清零端。