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- 1.在Verilog语言中对Always语句描述错误的是？ 选项： A、reg类型变量可以在这个语句中被赋值 B、总是循环重复执行 C、 @后敏感信号或表达式发生变化，语句就顺序执行一次 D、wire类型变量可以在这个语句中被赋值
- 2.在Verilog语言中对Always语句描述错误的是？选项： A:reg类型变量可以在这个语句中被赋值; B:总是循环重复执行; C: @后敏感信号或表达式发生变化，语句就顺序执行一次; D:wire类型变量可以在这个语句中被赋值
- 3.在Verilog语言中对Always语句描述错误的是？ 选项：A、wire类型变量可以在这个语句中被赋值 B、 @后敏感信号或表达式发生变化，语句就顺序执行一次 C、reg类型变量可以在这个语句中被赋值 D、总是循环重复执行
- 4.在Verilog语言中对Always语句描述错误的是？ 选项：A．reg类型变量可以在这个语句中被赋值B．总是循环重复执行C．@后敏感信号或表达式发生变化，语句就顺序执行一次D．wire类型变量可以在这个语句中被赋值
- 5.在Verilog语言中对Always语句描述错误的是？（) 选项：A．@后敏感信号或表达式发生变化，语句就顺序执行一次B．wire类型变量可以在这个语句中被赋值C．reg类型变量可以在这个语句中被赋值D．总是循环重复执行
- 6.在Verilog语言中对Always语句描述错误的是？A．@后敏感信号或表达式发生变化，语句就顺序执行一次B．reg类型变量可以在这个语句中被赋值C．wire类型变量可以在这个语句中被赋值D．总是循环重复执行
- 7. 下列语句中，不属于并行语句的是( )。 选项： A、 always过程赋值语句 B、 assign连续赋值语句 C、 结构描述语句 D、 case语句
