下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是( )A:reg [3:0] sat //sat 为 4 位寄存器B:reg cnt //cnt 为 1 位寄存器C:reg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组D:reg [1:5] dig //dig 为 4 位寄存器 数据 寄存器 下列 发布时间:2024-05-15 23:58:05