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相关试题
- 1.基于initial语句产生普通时钟信号，parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end选项： A:always #(clk_period/2) clk = ~clk; B:forever #(clk_period/2) clk = ~clk; C:always #(clk_period) clk = ~clk; D:forever #(clk_period) clk = ~clk
- 2.always begin #5 clk=0；#10 clk = ~clk; end产生的波形（ ）。选项： A:占空比1/3 B:clk=1 C:clk=0 D:周期为10
- 3.aways begin #5 clk=0；#10 clk=~clk;end产生的波形（）选项： A:占空比1/3 B:clk=1 C:clk=0 D:周期为10
- 4.aways begin #5 clk=0；#10 clk=~clk;end产生的波形()。 选项： A:占空比1/3 B:clk=0 C:clk=1 D:周期为10
- 5.aways begin #5 clk=0; #10 clk=~clk; end产生的波形（ ）。 选项： A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
- 6.aways begin #5 clk=#clk=~clk; end产生的波形（ ）。 选项： A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
- 7.语句always begin #5 clk=0;#10 clk=~clk; end产生的波形是__________?A.占空比1/3B.clk=1C.clk=0D.周期为10
- 8.aways begin #5 clk=0；#10 clk=~clk;end产生的波形()
- 9.【单选题】aways begin #5 clk=0 ; #10 clk=~clk;end 产生的波形( )。 A. 占空比 1/3 B. clk=1 C. clk=0 D. 周期为 10
- 10.已知时钟信号clkin的频率为100MHz的方波信号，clkout信号的占空比为？module function(rst, clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always @(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule 选项： A、10% B、20% C、40%Hz D、50%
- 11.以下代码用于产生固定数目为clk_cnt的时钟信号。parameter clk_cnt = 5, clk_period = 2;reg clk;initial begin clk = 0; repeat(clk_cnt) #(clk_period/2) clk = ~clk;End选项： A:正确; B:错误
- 12.下列程序clk1为clk的（ ）分频module function(rst, clkin, clk1);input clkin, rst;output clk1;reg[2:0] m, n;reg clk1; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; endendendmodule选项： A:五; B:四; C:十; D:八
- 13.下面这段Verilog代码中，不需要定义为reg类型的信号是？ initial clk = 1'b0; always #10 clk = ~clk; initial begin rst_n = 1'b0; #5 rst_n = 1'b1; #10 rst_n = 1'b0; end always@(a) c = a + 1'b1;
- 14.awaysbegin#5clk=0；#10clk=~clk；end产生的波形（） A: 占空比1/3 B: clk=1 C: clk=0 D: 周期为10
- 15.aways begin #5 clk=0；#5 clk=~clk;end产生的波形的占空比为 。
- 16. 如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。选项： A:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; B:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; C:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; D:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
- 17.中国大学MOOC: 描述下面代码的功能。module func (reset,clk,out);input clk,reset;output reg out;reg [2:0] count;always @(posedge clk, reset) begin if(~reset) begin count<=0; out<=0; end else begin if(count==5) begin count<=0; out<= ~out; end else count<=count+1; end endendmodule
- 18.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 19.如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。A.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...B.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...C.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...D.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
