请在 下方输入 要搜索的题目：
推荐参考答案 (
由 搜题小帮手 官方老师解答 )
答案：
以下文字与答案无关
提示：有些试题内容 显示不完整,文字错误 或者 答案显示错误等问题，这是由于我们在扫描录入过程中 机器识别错误导致,人工逐条矫正总有遗漏，所以恳请 广大网友理解。
相关试题
- 1.如果对上题的计数器进行仿真沿着，激励信号编写合理的是（）。 选项：A.... ... initial begin rst=1'b1;din=4'b0101; 35 rst=1'b0; 500 $stop; end intial begin en=1'b1;load=1'b0; 50 en=1'b0; 20 load=1'b1; 20 load=1'b0; end always begin clk=1'b0; 10 clk=1'b1; 10; end ... ...B.... ... initial begin rst=1'b1;din=4'b0101; 35 rst=1'b0; 500 $stop; end intial begin en=1'b0;load=1'b0; 50 en=1'b1; 20 load=1'b1; 20 load=1'b0; end always begin clk=1'b0; 10 clk=1'b1; 10; end ... ...C.... ... initia
- 2.阅读以下这段代码：module fre_ctrl(clk,rst_n,cnt_en,cnt_rst,cnt_load);input clk,rst_n;output cnt_en,cnt_rst,cnt_load;reg div2_clk;always@(posedge clk or negedge rst_n) if(!rst_n) div2_clk<=1'b0; else div2_clk<=~div2_clk; always@(clk,div2_clk)begin if(clk==1'b0 & div2_clk==1'b0) cnt_rst<=1'b1; else cnt_rst<=1'b0;endassign cnt_load=~div2_clk;assign cnt_en=div2_clk;endmodule在编译时，出现报错信息“Error (10137): Verilog HDL Procedural Assignment error at fre_ctrl.v(15): object "cnt_rst" on left-hand side of assignment must have a variable data type”分析错误原因应该是（ ）。选项： A:cnt_rst不应该定义为输出端口; B:cnt_rst应该是reg型变量; C:cnt_rst应该是wire型变量; D:cnt_rst应该用非阻塞赋值方式赋值
- 3. 如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。选项： A:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; B:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; C:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; D:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
- 4.如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。A.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...B.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...C.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...D.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
- 5.下列可以在测试平台中产生周期为20个时间单位的对称方波信号的是（ ） 选项： A:initial begin clk=0; #10 clk=1; end B:initial begin clk=0; forever #10 clk=~clk; end C:initial begin clk=0; forever #20 clk=~clk; end D:always begin #10 clk=0; #10 clk=1; end
- 6.要设计带异步复位(低电平有效)和置位（高电平有效）、上升沿触发的D触发器：module dff_async(data,rst_n,set,clk,q);input data,rst_n,set,clk;output reg q;always@( ? )begin... ...endendmodule下面（ ）选项可用来代替？。选项： A:posedge clk or set or negedge rst_n; B:posedge clk ; C:posedge clk or posedge set ; D:posedge clk or posedge set or negedge rst_n
- 7.接上题，要实现该分频电路的功能，则(1)应为（ ）。module div_1s(clk,clkout);input clk;output reg clkout;reg [23:0] cnt;always@(posedge clk)begin if(cnt== 24'd5999_999 ) (1) ; else cnt<=cnt+1'b1;endalways@(posedge clk)begin if(cnt== (2) ) (3) ; else;endendmodule;选项： A:cnt<=0;; B:clkout<=1'b0;; C:cnt<=1'b1;; D:cnt<=24'd5999999;
