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- 1.关于线网型变量说法正确的是（ ）。 选项： A、wire线网型变量表示硬件电路中元件间实际存在的物理连线。 B、只包括wire型一种。 C、wire型变量输出值随输入值变化，不能暂存。 D、模块没有明确输入、输出变量的数据类型时，默认为是位宽为1的wire型变量。
- 2.wire:是最常用的型变量。wire表示直通，即只要输入有变化，输出马上无条件地反映。wire使用在连续赋值语句中,即以assign关键字指定的组合逻辑信号。Verilog程序模块中输入、输出信号类型默认为wire型。wire型的变量综合出来一般是一根导线。
- 3.在always块中的过程语句中，赋值符号左边的变量既可以为wire线网性，也可以是reg寄存器型。选项： A:正确; B:错误
- 4.由连续赋值语句assign赋值的变量必须定位为（ ）数据类型。选项： A:wire; B:reg; C:memory; D:integer
- 5.在always块中可以对哪一种类型的变量进行赋值？选项： A:reg型; B:wire型; C:都可以; D:都不可以
- 6.在always块中可以对哪一种类型的变量进行赋值？ 选项：A、都不可以 B、wire型 C、都可以 D、reg型
- 7.关于Verilog语言的数据类型的说法正确的是（ ）。选项： A:wire线网型表示硬件电路元件之间的物理连线。; B:当没有明确模块的输入、输出变量的数据类型时，默认其为位宽为1位的reg型变量。; C:reg型变量表示一个抽象的数据存储单元，只能在initial、always块内部被赋值。; D:存储器变量是由reg变量组成的数组。
- 8.关于Verilog语言的数据类型的说法正确的是（ ）。A.wire线网型表示硬件电路元件之间的物理连线。B.当没有明确模块的输入、输出变量的数据类型时，默认其为位宽为1位的reg型变量。C.reg型变量表示一个抽象的数据存储单元，只能在initial、always块内部被赋值。D.存储器变量是由reg变量组成的数组。
- 9.在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。选项： A:正确; B:错误
- 10.在Verilog HDL中，wire是一种线网型变量，reg是一种寄存器型变量。 （ ）选项： A:对 B:错
- 11.在连续赋值语句中被赋值的变量应该定义为哪种数据类型( ) 选项： A、wire B、reg C、time D、以上均可
- 12.在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )选项： A:wire; B:reg; C:time; D:以上均可
- 13.所设计模块的端口有输入端口和输出端口，那么输出端口的数据类型可以是哪些定义？选项： A:reg; B:wire; C:integer; D:real
- 14.所设计模块的端口有输入端口和输出端口，那么输出端口的数据类型可以是哪些定义？ 选项： A、reg B、wire C、integer D、real
- 15.在Veilog HDL例化代码中，用于连接内部模块的内部变量类型是？选项： A:reg型 B:wire型
- 16.54.输出端口可以是wire/reg类型，输出端口只能驱动_______· 选项： A:A.wire B:B.reg C:C. integer D:D. tri
