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相关试题
- 1.阅读下面代码，该移位寄存器的输入、输出方式属于（ ）。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<;=4'b0000; else begin q<;={q[2:0],din}; endendmodule A: 串行输入 串行输出 B: 串行输入 并行输出 C: 并行输入 串行输出 D: 并行输入 并行输出
- 2.根据程序描述的逻辑功能，下列说法正确的有： module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; end endmodule
- 3.移位寄存器的工作方式主要有（）。A、串行输入，并行输出B、串行输入串行输出C、并行输入，并行输出D、并行输入，串行输出
- 4.移位寄存器根据输入和输出方式的不同可分为（ ）。选项： A:并行输入并行输出 B:并行输入串行输出 C:串行输入并行输出 D:串行输入串行输出
- 5.移位寄存器根据输入和输出方式的不同可分为（ ）。选项： A:串行输入串行输出 B:并行输入并行输出 C:并行输入串行输出 D:串行输入并行输出
- 6.移位寄存器的工作方式主要有（）。A．串行输入，并行输出B．串行输入串行输出C．并行输入，并行输出D．并行输入，串行输出
- 7.移位寄存器根据输入和输出方式的不同可分为( )。A.并行输入并行输出B.并行输入串行输出C.串行输入并行输出D.串行输入串行输出
- 8.数码寄存器采用的输入输出方式为( ) 选项： A:并行输入、并行输出 ; B: 串行输入、串行输出; C:并行输入、串行输出; D:串行输入、并行输出
- 9.数码寄存器采用的输入输出方式为（ ）。 选项： A:并行输入、并行输出 B:串行输入、串行输出 C:并行输入、串行输出 D:串行输入、并行输出
- 10.数码寄存器采用的输入输出方式为（ ）选项： A:并行输入、并行输出； B:串行输入、串行输出； C:并行输入、串行输出； D:并行输出、串行输入。
- 11.要想把串行数据转换成并行数据，应选（ ）。 选项： A:并行输入串行输出方式; B:串行输入串行输出方式; C:串行输入并行输出方式; D:并行输入并行输出方式
- 12.移位寄存器根据输入和输出方式的不同可分为并行和串行两种。移位寄存器的输入输出方式有四种，包括并行输入并行输出，并行输入_____输出，串行输入____输出，串行输入并行输出。
- 13.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入、并行输出,串行输入、串行输出,并行输入、串行输出,串行输入、并行输出。
- 14. 下面是带有复位和置数功能的4位二进制计数器，请把缺省的部分补充完整。module cnt4(clr,clk,en,load,data,cnt);input clr,clk,en,load;input （1） ;output [3:0]cnt;reg ____（2）______ cnt; always @(posedge clr or （3） clk) begin if(clr) cnt<= （4） ; else if(load)cnt<=data; else if(en)cnt<= （5） ; endendmodule
- 15.根据下面这段程序,下列说法错误的是( )。 module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0; else if (EN) begin if (!LOAD) Q1 <= DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule 选项： A、一个带有异步复位控制端和时钟使能控制端的10进制计数器 B、输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端, DIN:置位数据端; C、输出端口:COUT:进位输出端,DOUT:计数输出端 D、该计数器可以计数到10
- 16.单选题：如果寄存器的数码是“依次输入、依次输出”的，则称为（ ）。A. 串行输入、串行输出 B. 并行输入、并行输出C. 串行输入、并行输出 D. 并行输入、串行输出
- 17.智慧职教: module dff_2（data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule
- 18.选出右移移位寄存器选项： A:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter (input Dsi, input [3:0] In, input CLK, output reg [3:0] Q); always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter (input Dsi, input CLK,reset, output reg [3:0] Q); always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
- 19.选出右移移位寄存器选项： A:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk)begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter(input Dsi,input [3:0] In,input CLK,output reg [3:0] Q);always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter(input Dsi,input CLK,reset,output reg [3:0] Q);always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
- 20.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 21.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
