阅读下面代码,该移位寄存器的输入、输出方式属于( )。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<;=4'b0000; else begin q<;={q[2:0],din}; endendmodule A: 串行输入 串行输出 B: 串行输入 并行输出 C: 并行输入 串行输出 D: 并行输入 并行输出 寄存器 输出方 发布时间:2024-06-22 23:38:03