VHDL 语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述
选项:
A:器件外部特性
B:器件的综合约束
C:器件外部特性与内部功能
D:器件的内部功能
发布时间:2024-06-08 18:43:53
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器件外部特性
B:器件内部功能
C:器件的综合约束
D:器件外部特性与内部功能