采用Verilog HDL描述一个由时钟信号CLK上升沿触发的触发器时,过程语句应该是: always @( )。
选项:
A:posedge CLK
B:negedge CLK
C:posedge CP
D:negedge CP
发布时间:2024-05-17 11:01:21
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