用Verilog HDL设计用时钟clk的下降沿触发的同步计数器时,在always语句的敏感参数表中,必须包含有( )参数。
选项:
A:clk
B:posedge clk
C:negedge clk
D:negedge clk
发布时间:2024-05-17 11:41:27
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