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- 1.如果计数器的计数脉冲不是同时加到所有触发器的计数输入端，而只加到最低位触发器的计数输入端，其他各级触发器则由相邻的低位触发器来触发，这时计数器称为( )。 ( ) 选项： A:同步计数器 B:异步计数器 C:可逆数器 D:步计数器
- 2.如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是 . module FF(Q, Data, CP,nCR)input Data, CP, nCR;output reg Q; always @ (posedge CP or negedge nCR) begin if (!nCR) Q <= 0; else Q <= Data; endendmodule选项： A:该触发器对CP信号的高电平敏感，nCR为高电平有效的异步清零端。; B:该触发器对CP信号的低电平敏感，nCR为高电平有效的异步清零端。; C:该触发器对CP信号的上升沿敏感，nCR为低电平有效的异步清零端。; D:该触发器对CP信号的下降沿敏感，nCR为低电平有效的异步清零端。
- 3.D触发器的输入端为1,输出端Q 为0时，当CP脉冲有一个有效边沿信号时，D触发器的输出信号为
- 4.已知JK触发器电路和 A、B和CP的波形如图5所示,试画出JK触发器Q端的波形,设触发器的初始状态Q = 0。
- 5.电路及输入端M、时钟脉冲CP的波形如下图所示,触发器为维持阻塞D触发器,其初始状态为图(1)画出在连续10个时钟脉冲CP作用下,输出端Qo,Q1的电压波形2)分析输出Q与时钟脉冲CP的关系。
- 6.同步D触发器在CP=1期间，D端输入信号变化时，对输出Q端没有影响。
- 7.设主从JK触发器的初始状态为0，CP、J、K信号如下图所示，试画出触发器Q端的波形。
- 8.9.电路及输入端M、时钟脉冲CP的波形如下图所示,触发器为维持阻塞D触发器,其初始状态为图(1)画出在连续10个时钟脉冲CP作用下,输出端(2)分析输出Q与时钟脉冲CP的关系。
- 9.同步D触发器在CP=1期间，D端输入信号变化时，对输出Q端的状态没有影响
- 10.对于下降沿触发的D触发器，当时钟CP由1变为0时，触发器的状态Q由0变为1，则该触发器的输入端D为（）。 选项： A、无法判断 B、任意值 C、0 D、1
- 11.上升沿触发的D触发器，其Q'输出端直接与D输入端连接。时钟端输入20 KHz 的时钟信号，那么输出端 Q 将输出______ KHz的信号。
- 12.同步D触发器在CP=1期间，D端输入信号变化时，对输出端Q的状态没有影响。 A: 正确 B: 错误
- 13.欲使JK触发器按Q*=Q工作，可使JK触发器的输入端（ ） 选项： A、J=Q,K=Q′ B、J=Q′,K=Q C、J=K=1 D、J=Q,K=1
- 14.欲使JK触发器按Q* =Q′工作，可使JK触发器的输入端 （ ）。选项： A:J=K=0 B:J=Q，K=Q′ C:J= Q′，K=Q D:J= K=1
- 15.欲使JK触发器按Q*=Q工作，可使JK触发器的输入端（ ）选项： A:J=Q,K=Q′ B:J=Q,K=1 C:J=Q′,K=Q D:J=K=1
- 16.智慧职教: 边沿JK触发器在CP=1期间,J、K端输入信号变化时,对输出Q端的状态没有影响。
- 17.边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端状态没有影响。选项： A:正确; B:错误
- 18.边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端状态没有影响。 选项： A、正确 B、错误
- 19.欲使JK触发器按Q*=Q，可使JK触发器的输入端（ ）。选项： A:J=K=0; B:J=Q,K=Q'; C:J=0,K=1; D:J=1,K=0
- 20.边沿JK触发器在CP=1期间，J、K端输入信号变化时，对输出Q端状态没有影响。A.正确B.错误
