VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,实体体描述的是( )选项: A:器件外部特性; B:器件的内部功能; C:器件的综合约束; D:器件外部特性与内部功能 结构化 实体 器件 发布时间:2024-06-08 11:26:23