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- 1.下述描述正确的是选项： A:a:=b+c；说明是变量赋值可以在process外; B: a<=b+c；说明是信号赋值只能在process外 ; C:有时钟信号clk，则clk’event AND clk=’1’表示时钟的上升沿; D:上述都不准确
- 2.语句clk’EVENT表示（ ）。A．时钟信号clk的属性，即clk信号变化时，clk’EVENT为TRUEB．时钟信号clk下降沿C．时钟信号clk高电平D．时钟信号clk上升沿
- 3.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项： A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
- 4.下述描述正确的是 选项： A、falling_edge(clock1hz)表示上升沿 B、rising_edge(clock1hz)表示上升沿 C、CLK 'event and CLK = '0'表示上升沿 D、CLK 'event and CLK = '1'表示下降沿
- 5.在Verilog语言中，时钟clk信号的下降沿可以表示为选项： A:posedge clk; B:negedge clk; C:clk=’1’; D:clk=’0’
- 6. “if （clk’event and clk=‘1’）”这句语句在VHDL程序中，条件为“真”时表示判断（ ）。 选项： A、 clk信号为下降沿时刻 B、 clk信号为“1” C、 clk信号为“0” D、 clk信号为上升沿时刻
- 7.在VerilogHDL语言中,描述在时钟信号clk上升沿触发的语句是______ 选项： A、always@(!clk) B、always@(posedge clk) C、always@(negedge clk) D、always@(clk)
- 8.时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK下降沿的是 。 选项： A、wait until CLK='0' B、IF falling_edge(CLK) C、IF CLK'EVENT AND CLK=‘0’ D、IF CLK=‘1’AND CLK'LAST_VALUE =‘0’
- 9.下列语句，描述正确的是（ ）。 always@(posedge clk) begin b = a; （赋值语句1） c = b; （赋值语句2） end 选项：A、中的 "always"块用了非阻塞赋值方式B、always后的敏感信号为clk信号的上升沿C、b和c为wire型的信号D、赋值语句1和赋值语句2是并行执行的
- 10. 执行以下程序段后，若当前q为15，则下一个时钟信号上升沿到来之后，输出q的值是_____________。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnta is generic(N:integer :=8); port(clk:in std_logic;--时钟信号输入端口 q:buffer std_logic_vector(N-1 downto 0));--计数结果输出端口end cnta;architecture one of cnta isbegin process(clk) begin if(clk'event and clk='1')then q <= q + 1; end if; end process;end one; 选项： A、 15 B、 16 C、 0 D、 14 E、 没有正确答案
- 11.进程PROCESS(CLK)BEGIN IFCLK=‘1’THEN Q<=D 和进程PROCESS(CLK,D)BEGIN IF CLK=‘1’THEN Q<=D， 描述的都是上升沿触发的D触发器
- 12.8253计数器中，在门控信号上升沿到来后的（ ）时刻，输出信号OUT变成低电平。选项： A:CLK上升沿; B:CLK下降沿; C:下一个CLK上升沿; D:下一个CLK下降沿
- 13.针对该程序段下述描述正确的是ARCHITECTURE Behavioral OF D_VHDL ISsignal TMP: STD_LOGIC;BEGIN PROCESS (clr,ena,clk,d_in) BEGIN IF clr='0' THEN TMP<;='0'; ELSIF ena='0' THEN TMP<;='1'; ELSIF(clk'EVENT AND clk ='1')THEN TMP <;= d_in; END IF; END PROCESS;q<;= TMP; nq<;= not TMP;END Behavioral; A: 上述都不对 B: 同步清零异步使能 C: 异步清零同步使能 D: 用进程描述具有清零功能、上升沿触发的D触发器
- 14.基于initial语句产生普通时钟信号，parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end选项： A:always #(clk_period/2) clk = ~clk; B:forever #(clk_period/2) clk = ~clk; C:always #(clk_period) clk = ~clk; D:forever #(clk_period) clk = ~clk
- 15.语句组“ PROCESS(CLK，COUNT) IS... END PROCESS”的“IF CLK'EVENT AND CLK='1' THEN......ENDIF”语句的作用是（ ）选项： A:同步控制 B:去毛刺 C:异步控制
