“if (clk’event and clk=‘1’)”这句语句在VHDL程序中,条件为“真”时表示判断( )。 选项: A: clk信号为下降沿时刻 B: clk信号为“1” C: clk信号为“0” D: clk信号为上升沿时刻 判断 表示 时刻 发布时间:2024-06-09 15:27:32