在所列对时钟上升沿检测的VHDL描述中,错误的是( )。
选项:
A:if clk’event and clk = ‘1’ then
B:if falling_edge(clk) then
C:if clk’ not stable and clk = ‘1’ then
D: if clk’event and clk’last value=‘1’ then
发布时间:2024-06-09 15:27:32