在VHDL语言中,下列对时钟边沿检测描述中,错误的是() 选项: A: if alk'event and clk = '1' then B: if falling_edge(clk) then C: if alk'event and clk = '0' then D: if clk'stable and not clk = '1' then 描述 检测 边沿 发布时间:2024-06-09 15:35:03