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语句组“PROCESS(CLK)IS...ENDPROCESS”的作用()
发布时间:
2024-06-09 15:27:32
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1.
语句组“ PROCESS(CLK,CLR,ENA) IS ... END PROCESS”的作用( )选项: A:这是一个控制12进制计数器的进位输出进程 B:这是一个描述12进制计数器的计数进程 C:这是一个描述12进制计数器的清零进程 D:这是一个描述12进制计数器的计数使能进程
2.
针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; A: 上述都不准确 B: clk'event AND clk='1'表示下降沿 C: clk上升沿计数加1 D: rst为0时实现异步清零
3.
针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项: A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
4.
以下对于进程PROCESS的说法,正确的是? 进程语句PROCESS本身是并行语句。PROCESS进程之间可以通过变量进行通信。;PROCESS内部由一组并行语句来描述进程功能一个PROCESS可以同时描述多个时钟信号的同步时序逻辑。
5.
基于initial语句产生普通时钟信号,parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end选项: A:always #(clk_period/2) clk = ~clk; B:forever #(clk_period/2) clk = ~clk; C:always #(clk_period) clk = ~clk; D:forever #(clk_period) clk = ~clk
6.
针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项: A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
7.
下列进程,正确的有选项: A:process (clk,rst)beginif (rst='0') thenLED_STATE_COUNT<=(others=>'0');Elsif (rising_edge(clk)) thenLED_STATE_COUNT<=(others=>'0') when (LED_STATE_COUNT=9) else(LED_STATE_COUNT+1);end if;end process;; B:process (clk,rst)beginif (rst='0') thenLED_STATE_COUNT<=(others=>'0');elsif (rising_edge(clk)) thenif (LED_STATE_COUNT=9) thenLED_STATE_COUNT<=(others=>'0');elseLED_STATE_COUNT<=LED_STATE_COUNT+1;end if;end if;end process;; C:PROCESS (clk, clr)BEGINIF clr = '1' THEN tmps <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF X= '0' THEN IF (tmps="0110") THEN tmps<="0000"; ELSE tmps <=tmps+'1'; end if; ELSIF X='1' then IF (tmps="1110") THEN tmps<="0000"; ELSE tmps <=tmps+'1'; END IF; END IF; END IF;q<=tmps;END PROCESS;; D:PROCESS (clk, clr, Qx)BEGINIF clr = '1' THEN tmps <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF (Qx= '0') THEN IF (tmps = "0110") THEN Qx <= x; tmps<="0000"; ELSE tmps <=tmps+'1'; end if; ELSIF (Qx= '1') THEN IF (tmps ="1110") THEN Qx <= x; tmps<="0000"; ELSE tmps <=tmps+'1'; END IF; END IF; END IF;q<=tmps;END PROCESS;
8.
语句clk’EVENT表示( )。 选项: A:时钟信号clk的属性,即clk信号变化时,clk’EVENT为TRUE B:时钟信号clk上升沿 C:时钟信号clk下降沿 D:时钟信号clk高电平
9.
基于initial语句产生普通时钟信号,parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end 选项: A、always B、(clk_period/2) clk = ~clk C、forever D、(clk_period/2) clk = ~clk E、always F、(clk_period) clk = ~clk G、forever H、(clk_period) clk = ~clk
10.
语句clk’EVENT表示( )。A.时钟信号clk的属性,即clk信号变化时,clk’EVENT为TRUEB.时钟信号clk下降沿C.时钟信号clk高电平D.时钟信号clk上升沿
11.
以下哪个是VHDL中的属性描述语句? 选项: A、clk'event' B、clk"event" C、clk'event D、clk-event E、clk_event F、以上都不对
12.
在VerilogHDL语言中,描述在时钟信号clk上升沿触发的语句是______ 选项: A、always@(!clk) B、always@(posedge clk) C、always@(negedge clk) D、always@(clk)
13.
时钟信号CLK在进程中为显式或隐式敏感信号,下面语句中不可用于检测CLK下降沿的是 。 选项: A、wait until CLK='0' B、IF falling_edge(CLK) C、IF CLK'EVENT AND CLK=‘0’ D、IF CLK=‘1’AND CLK'LAST_VALUE =‘0’
14.
下述描述正确的是 选项: A、a:=b+c;说明是变量赋值可以在process外 B、a<=b+c;说明是信号赋值只能在process外 C、有时钟信号clk,则clk’event AND clk=’1’表示时钟的上升沿 D、上述都不准确
15.
时钟信号CLK在进程中为显式或隐式敏感信号,下面语句中不可用于检测CLK上升沿的是 。 选项: A、IF CLK'EVENT AND CLK=‘1’ B、IF CLK'EVENT AND CLK=‘0’ C、IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D、IF rising_edge(CLK) E、IFCLK=‘1’ F、wait untilCLK=‘1’
16.
在Verilog中,用()语句表示检测clk的上升沿
17.
以下关于Process语句的描述对的是( )选项: A:Process是并行语句 B:Process语句的执行时间是一个δ周期 C:两个进程语句之间通过信号进行信息传递 D:进程中的语句都是顺序语句
18.
采用Verilog HDL描述一个由时钟信号CLK上升沿触发的触发器时,过程语句应该是: always @( )。选项: A:posedge CLK B:negedge CLK C:posedge CP D:negedge CP
19.
下列语句,描述正确的是( )。 always@(posedge clk) begin b = a; (赋值语句1) c = b; (赋值语句2) end 选项:A、中的 "always"块用了非阻塞赋值方式B、always后的敏感信号为clk信号的上升沿C、b和c为wire型的信号D、赋值语句1和赋值语句2是并行执行的
20.
某同学设计的VHDL部分源码如下,试问下述描述正确的是【b 】P1:process (clk_in) variable cnt: natural range 0 to 19; begin if rising_edge(clk_in) then if cnt=div_num then cnt:=0; elsif cnt<=div_num/2 then clk_out<='0'; cnt:=cnt+1; else clk_out<='1'; cnt:=cnt+1; end if; end if; end process P1;选项: A:以上都不准确; B:实现10分频功能; C:div_num在port内定义为in ; D:rising_edge(clk_in)表示下边沿
21.
语句组“PROCESS(SEL) ...END PROCESS”的作用( )选项: A:这是一个控制进程,根据控制信号SEL选择对应的数据输出。 B:这是一个控制进程,根据控制信号SEL进行对应的数据译码输出。 C:这是一个控制进程,根据控制信号SEL选择对应的数据输入。
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